Video: What’s Jensen been cooking? (Nobyembre 2024)
Habang ang karamihan sa kaguluhan ng chip noong nakaraang linggo ay nagmula sa anunsyo ng Broadwell ng Intel, mayroong isang bilang ng iba pang mga chips na tinalakay nang detalyado sa taunang pagpupulong ng Hot Chips, na may posibilidad na tumuon ang karamihan sa mga chips na idinisenyo para sa mga server at data center.
Ang palabas ay kilala para sa mga high-end chips, kasama ang Intel, Oracle, at IBM lahat na tinatalakay ang kanilang pinakabagong mga entry, ngunit ang Oracle's Sparc M7 lamang ang bago. Sa halip, ang karamihan sa palabas ay natapos na nakatuon sa mga produkto na nakabase sa ARM, kasama ang mga unang detalye ng paparating na 64-bit na "Denver" na bersyon ng Nvidia ng kanyang Tegra K1 processor
Oracle, Intel, at IBM AIM High With With Server Chips
Sa mga high-end chips, ang pinaka-kahanga-hangang balita ay nagmula sa Oracle, na tinalakay ang susunod na henerasyon ng processor ng SPARC, na kilala bilang isang M7. Ang chip na ito ay magkakaroon ng 32 S4 SPARC cores (bawat isa ay may hanggang walong mga dynamic na mga thread), 64MB ng L3 cache, walong DDR4 na mga Controller ng memorya (hanggang sa 2TB bawat processor at 160GBps ng memorya ng bandwidth na may DDR4-2133) at walong data analytics na mga accelerator na konektado sa ibabaw isang on-chip network.
Ang chip ay isinaayos sa walong kumpol na may apat na mga cores bawat isa na may ibinahaging L2 cache at isang partitioned 8MB ng L3 cache na may higit sa 192GBps bandwidth sa pagitan ng isang pangunahing kumpol at ang lokal na L3 cache. Sa paghahambing sa M6 (isang 28nm chip na may 12 3.6GHz SPARC S3 cores), ang M7 ay naghahatid ng 3-3.5 beses na mas mahusay na pagganap sa bandwidth ng memorya, integer throughput, OLTP, Java, ERP system, at lumulutang-point throughput. Si Stephen Phillips, Senior Director ng Oracle ng SPARC Architecture, sinabi na ang layunin ay isang pagtaas ng hakbang sa pag-andar sa pagganap, sa halip na mga nadagdag na nadagdag.
Ang M7 ay maaaring masukat hanggang sa 8 socket glue-mas mababa (hanggang sa 256 na mga cores, 2, 000 mga thread, at 16TB ng memorya), at sa isang ASIC switch upang pamahalaan ang trapiko sa pagitan nila sa isang pagsasaayos ng SMP, hanggang sa 32 na mga processors, kaya maaari mong tapusin na may isang sistema na may 1, 024 na mga core, 8, 192 na mga thread, at hanggang sa 64TB ng memorya. Medyo kahanga-hanga. Sinabi ni Oracle na nag-aalok ito ng 3 hanggang 3.5 beses na mas mahusay na pagganap sa isang iba't ibang mga pagsubok, kumpara sa SPARC M6 noong nakaraang taon. Sinabi ng kumpanya na ito ay mai-optimize para sa sariling software ng Oracle, na ginawa sa isang proseso ng 20nm, at magagamit sa mga system minsan sa susunod na taon.
Nagbigay din ang IBM ng higit pang mga detalye sa linya ng Power8, na inihayag nito sa palabas sa nakaraang taon. Ang bersyon na ito ng maliit na tilad ay mayroong 12 core, ang bawat isa ay may hanggang walong mga thread na may 512KB ng SRAM Level 2 cache bawat core (6MB total L2) at 96MB ng ibinahaging naka-embed na DRAM bilang isang Antas ng 3 cache. Ang napakalaking chip na ito, na sumusukat sa 650 square square na may 4.2 bilyong transistor, ay ginawa sa proseso ng 22nm SOI ng IBM at nagsimula sa pagpapadala noong Hunyo, ayon sa IBM.
Ilang buwan na ang nakalilipas, inihayag ng IBM ang isang bersyon na may anim na mga core na sumusukat sa 362 mm 2 . Ang usapan sa taong ito ay tungkol sa kung paano pagsamahin ng IBM ang dalawa sa anim na core na bersyon sa isang solong pakete na may 48 lanes ng PCIe Gen 3. Sinabi ng IBM na isang dalawang socket na bersyon na may kabuuang 24 na mga cores at 192 na mga thread ay magpapabagsak ng dalawang-processor Xeon Ivy Bridge server na may 24 na mga cores (na may 48 mga thread). Ibinebenta ng IBM ang Power sa lahat ng mataas na pagganap at dalubhasang mga merkado, kaya karamihan sa mga tao ay hindi hahambing sa dalawa, ngunit kawili-wili ito. Sa pagsisikap na gawing mas mainstream ang arkitektura ng Power, inihayag ng IBM noong nakaraang taon ang Open Power Consortium, at sa taong ito, sinabi ng kumpanya na mayroon itong isang buong open-source software stack para sa platform. Ngunit sa ngayon, walang sinuman maliban sa IBM ay inihayag ang isang server batay sa platform.
Napag-usapan ni Intel ang tungkol sa "Ivytown, " ang bersyon ng server ng Ivy Bridge, na kasama ang mga bersyon ng Xeon E5 na ipinakilala sa isang taon na ang nakalilipas, at ipinakilala ang Xeon E7 noong Pebrero. Ang usapang ito sa taong ito ay nakatuon sa kung paano ang Intel ngayon ay karaniwang isang arkitektura na maaaring masakop ang parehong mga merkado, na may mga chips na nagbibigay daan hanggang sa 15 cores, dalawang DDR3 na mga controller ng memorya, tatlong link ng QPI, at 40 na mga PCI Gen 3 na mga linya, na nakaayos sa isang modular na palapag plano na maaaring maging tatlong magkakaibang mamatay, ang bawat isa ay dinisenyo para sa iba't ibang mga socket, na may kabuuang higit sa 75 na variant. Maaari itong magamit sa dalawa, apat, at walong-socket server nang walang mga espesyal na interconnect.
Siyempre, ang mga chips na ito ay bumubuo ng maraming mga pagbili ng server sa mga araw na ito, bilang mga account sa Intel para sa karamihan ng mga yunit ng server. Ngunit ang maraming impormasyon ay nauna nang nasaklaw sa ISSCC, at ang Intel ay malawak na inaasahan na ipakilala ang susunod na bersyon ng pamilya E5 (ang E5-1600v3 at E5-2600 v3) sa ilang sandali, batay sa isang na-update na bersyon gamit ang isang variant ng Ang arkitektura ng Haswell na tinatawag na Haswell-EP. (Noong nakaraang linggo, inihayag ni Dell ang mga bagong workstation batay sa mga bagong chips.)
Tinalakay din ng Intel ang Atom C2000 nito, na kilala bilang Avoton, na nagpunta sa produksiyon noong huling bahagi ng 2013. Ang chip na ito at ang Ivy Bridge at Haswell chips ay lahat batay sa proseso ng 22nm ng Intel.
Nvidia, AMD, Inilapat na Micro Aim sa New Markets para sa ARM
Ang pinakamalaking sorpresa ng palabas ay marahil ang pokus sa teknolohiya na nakabase sa ARM, kasama ang mga keynotes mula sa mga speaker ng ARM at ang detalye ni Nvidia ng paparating na bersyon ng "Denver" ng Tegra K1 processor nito.
Sa isang keynote, tinalakay ng ARM CTO Mike Muller ang mga pagpilit sa kapangyarihan sa lahat mula sa mga sensor hanggang sa mga server at nakatuon sa kung paano sinusubukan ng ARM na palawakin ang negosyo. Itinulak din ni Muller ang konsepto ng paggamit ng mga sensor ng ARM sensor para sa Internet of Things, isang paksa na na-echoed din sa isang keynote mula sa Qualcomm's Rob Chandhok. Ngunit wala namang inihayag ng kumpanya ang mga bagong cores o processors.
Sa halip, ang malaking balita sa harap na iyon ay nagmula sa Nvidia, na nagbigay ng maraming higit pang mga detalye ng bagong bersyon ng K1 processor nito. Kapag ang proyekto ng Denver ng kumpanya ay unang inihayag, tunog tulad ng chip na ito ay pagpunta sa naglalayong sa high-performance computing market, ngunit ngayon ang kumpanya ay tila mas nakatuon sa mga bagay tulad ng mga tablet at ang automotive market. Ang Tegra K1 ay darating sa dalawang bersyon. Ang una, na inihayag nang mas maaga sa taong ito at ngayon ay ipinapadala sa Shield tablet ng kumpanya, ay may apat na 32-bit na ARM Cortex-A15 na mga core kasama ang isang mababang lakas na "kasamahan na core" sa pagsasaayos ng 4 + 1 na itinulak ni Nvidia sa ang linya ng Tegra nito sa loob ng maraming taon.
Ang bersyon ng Denver ay lubos na naiiba sa dalawang bagong pagmamay-ari na 64-bit cores na idinisenyo ni Nvidia, at ang kumpanya ay talagang touting ang mga nakuha sa pagganap na nakukuha nito. Ang pangunahing ay pito-way superscalar (nangangahulugang maaari itong isagawa hanggang sa pitong micro-ops nang sabay-sabay), at may isang 128KB four-way na L1 na pagtuturo cache at isang 64KB four-way na L1 data cache. Pinagsasama ng chip ang dalawa sa mga cores na ito, kasama ang isang 2MB level 2 cache na nagsisilbi kapwa mga cores, bilang ang 192 "CUDA cores" (graphics cores) na ibinahagi nito sa 32-bit K1. Tulad nito, kumakatawan ito sa isang malaking pag-alis mula sa arkitektura ng 4 + 1.
Ang isang malaking pagbabago ay kasama ang tinatawag na Nvidia na "dynamic code optimization, " na idinisenyo upang gawin madalas gamitin ang ARM code at i-convert iyon sa micro-code na espesyal na na-optimize para sa processor. Nakatago ito sa 128 MB ng memorya ng cache (inukit sa labas ng tradisyonal na pangunahing memorya ng system). Ang layunin ay upang bigyan ito ng pagganap ng isang out-of-order na pagpapatupad nang hindi nangangailangan ng maraming lakas na karaniwang ginagamit ng pamamaraan na iyon. Ang konsepto ay hindi bago - Sinubukan ito ni Transmeta mga taon na ang nakalilipas sa chip ng Crusoe nito - ngunit sinabi ni Nvidia na ngayon ay gumaling lalo na.
Nagpakita si Nvidia ng ilang mga benchmark, kung saan inangkin nito na ang bagong chip ay maaaring makamit ang mas mataas na pagganap kaysa sa umiiral na apat o walong-core na mga mobile na CPU - partikular na binabanggit ang Qualcomm's Snapdragon 800 (MSM8974), ang Apple A7 (kung minsan ay tinatawag na Cyclone) na ginamit sa iPhone 5s - at kahit na ilang mga pangunahing PC processors. Sinabi ni Nvidia na pinalampas nito ang isang processor ng Atom (Bay Trail) at katulad ng processor ng 1.4GHz dual-core Celeron (Haswell) ng Intel. Siyempre, malamang na kumuha ako ng mga numero ng pagganap ng vendor na may isang butil ng asin: hindi lamang pinipili ng mga vendor ang mga benchmark, hindi malinaw na pinag-uusapan natin ang parehong bilis ng orasan o ang parehong draw draw.
Samantala, sa mga chips na naglalayong higit pa sa mga server, pinag-usapan ng AMD ang tungkol sa Opteron A1100, na kilala bilang "Seattle, " kasama ang kumpanya na nagsasabing ito ay sampling at dapat na magagamit sa mga server sa katapusan ng taong ito. Ang chip na ito ay may walong 64-bit Cortex A57 CPU cores; 4MB ng L2 cache at 8MB ng L3 cache; dalawang memorya ng mga channel ng hanggang sa 128GB ng DDR3 o memorya ng DDR4 na may error-correction; maraming pinagsamang I / O (8 mga linya bawat isa sa mga PCIe Gen3 at 6Gbps SATA at dalawang 10Gbps Ethernet port); isang Cortex A5 "system control processor" para sa ligtas na boot; at isang accelerator para sa pagpabilis ng pag-encrypt at decryption. Ginagawa ito sa proseso ng 28nm ng GlobalFoundries. Ang AMD ay hindi pa nagbigay ng mga detalye sa dalas, kapangyarihan, o pagganap ng maliit na tilad, ngunit nagpakita ng isang pangunahing diagram ng chip. (sa itaas)
Ang inilapat na Micro ay matagal nang nag-aangkin na magkaroon ng unang ARM server chip sa merkado, kasama ang X-Gene 1 (kilala bilang Storm) na naglalaman ng 8 2.4GHZ pagmamay-ari ng ARMv8, apat na mga DDR3 na mga controller ng memorya, PCIe Gen3 at 6Gbps SATA, at 10Gbps Ethernet . Kasalukuyan ito sa paggawa sa 40nm proseso ng TSMC, sabi ng kumpanya.
Sa Hot Chips, itinulak ng Applied Micro ang disenyo ng X-Gene 2 (Shadowcat), na magagamit ng walong o 16 na "pinahusay" na mga cores, na tumatakbo sa bilis ng 2.4 hanggang 2.8GHz, at nagdaragdag ng isang RoCE (RDMA sa Converged Ethernet) Host. Ang Channel Adapter bilang isang magkakaugnay na idinisenyo upang paganahin ang mga koneksyon sa mababang latency sa mga kumpol ng mga microservers. Ito ay idinisenyo upang magamit sa mga kumpol, na may isang solong server ng server na sumusuporta hanggang sa 6, 480 na mga thread at 50TB ng memorya, lahat ay nagbabahagi ng isang solong pool ng imbakan. Sinabi ng kumpanya na ang X-Gene 2 ay mag-aalok ng tungkol sa 60 porsyento na mas mahusay na pagganap ng integer, dalawang beses ang pagganap sa Memcache, at tungkol sa 25 porsiyento na mas mahusay na paghahatid ng Apache Web. Ginagawa ito sa isang proseso ng 28nm at kasalukuyang sampling.
Sinabi ng inilapat na Micro na ang X-Gene 2 ay pumupuno sa pagitan ng mga nakikipagkumpitensya na microservers (Cavium ThunderX, Intel Atom C2000 "Avoton, " at AMD Opteron A1100 "Seattle") at buong laki ng Xeon server. Nagbigay ito ng ilang mga detalye sa susunod na henerasyon, ang X-Gene 3 (Skylark), na naisara upang simulan ang sampling sa susunod na taon. Ang chip na ito ay magkakaroon ng 16 ARMv8 core na tumatakbo hanggang sa 3 GHz, at gagawin ito gamit ang 16nm FinFet na teknolohiya.
