Ang proseso ng 10nm ng Intel: ito ay higit pa sa chip scaling

Sa isang serye ng mga pagtatanghal kahapon, nagbigay ang Intel ng maraming higit pang mga detalye sa darating na proseso ng 10nm para sa paggawa ng mga advanced na processors, isiniwalat ang isang bagong proseso ng Finnits ng 22nm na dinisenyo para sa mas mababang kapangyarihan at mas mababang mga aparato ng gastos, iminungkahing isang bagong sukatan para sa paghahambing ng mga chip node, at sa pangkalahatan ay itinulak ang ideya na "Ang Batas ni Moore ay buhay at maayos." Ang napakahalaga sa akin ay ang ideya na kahit na ang mga processors ay magpapatuloy mas siksik , ang kahirapan at gastos ng mga bagong node ng proseso ay pipilitin ang isang kumpletong pag-isipan muli kung paano idinisenyo ang mga chips sa hinaharap.

Mark Bohr, Intel Senior Kaibigan at direktor ng proseso ng arkitektura at pagsasama, nagbigay ng karaniwang pitch ng Intel tungkol sa kung paano ito nangunguna sa industriya ng semiconductor sa teknolohiyang proseso. Sinabi niya na ang Intel ay patuloy na magkaroon ng halos isang tatlong taong nangunguna sa mga katunggali nito, kahit na ang mga foundry ng chip tulad ng Samsung at TSMC ay nasa gitna ng pag-ikot ng tinatawag nilang 10nm na proseso bago lumabas ang mga produktong 10nm ng Intel hanggang sa katapusan ng taon. Sinabi ni Bohr na ipinakilala ng Intel ang karamihan sa mga pangunahing pagsulong ng industriya sa nakalipas na 15 taon, kasama ang pilit na silikon, gate ng mataas na k, at mga transistor na FinFET (na orihinal na tinawag na Intel-Gate, na kahit na mula nang bumalik sa paggamit ng pamantayang pangalan ng industriya) .

Sinabi ni Bohr na ang mga node number na ginagamit ng lahat ng mga tagagawa ay hindi na makahulugan, at sa halip ay tumawag para sa isang bagong pagsukat batay sa bilang ng transistor na hinati ng lugar ng cell, na may mga cell ng NAND na nagbibilang ng 60 porsyento ng pagsukat at Scan Flip-Flop Ang mga logic cell na nagbibilang ng 40 porsyento (upang maging malinaw, tinutukoy niya hindi ang mga cell ng memorya ng flash ng NAND, ngunit sa halip na sa NAND o "negatibong-AT" mga lohika ng logic). Nagbibigay ito sa iyo ng isang pagsukat sa mga transistor bawat square square, at ipinakita ng Bohr ang isang graph na sumasalamin sa mga pagpapabuti ng Intel sa naturang scale, mula sa 3.3 milyong transistor / mm ² sa 45nm hanggang 37.5 milyong transistors / mm2 sa 14nm, at lumipat sa higit sa 100 milyong transistor / mm ² sa 10nm.

Sa mga nakaraang taon, ang Intel ay gumagamit ng mga oras ng pag-pitch ng gate ng logic na taas ng cell bilang isang pagsukat, ngunit sinabi ni Bohr na hindi na nakakukuha ang lahat ng mga pagsulong na ginagawa ng Intel. Sinabi niya na ang panukalang-batas ay nanatiling mabuting pamamaraan ng kamag-anak ng paghahambing, ngunit hindi nagbigay ng isang mahirap na numero.

Sinabi ni Bohr na kahit na ang oras sa pagitan ng mga node ay umaabot - ang Intel ay hindi na nakapagpapakilala ng mga bagong node tuwing dalawang taon - ang kumpanya ay nakakamit mas mahusay kaysa sa normal na scaling sa lugar, na tinawag ng Intel " hyper scaling . "Nagpakita siya ng isang tsart na nagpapakita na sa parehong 14nm at 10nm Intel ay nagawa ang lohika na lugar na 37 porsyento ang laki ng logic area sa nakaraang node.

Nabanggit ni Bohr na ang iba pang mga bahagi ng isang processor - kapansin-pansin na static na random-access memory at input-output circuitry-ay hindi pag-urong sa parehong rate ng logic transistors. Pinagsasama-sama ang lahat, sinabi niya na ang mga pagpapabuti sa scaling ay magbibigay-daan sa Intel na kumuha ng isang maliit na tilad na kakailanganin ng 100 mm ² sa 45nm at gumawa ng isang katumbas na chip sa 7.6 mm ^{2 lamang} sa 10nm, na inaakalang walang pagbabago sa mga tampok. (Siyempre, sa totoong mundo, bawat kasunod na henerasyon ng maliit na tilad ay nagdaragdag ng maraming mga tampok.)

Si Stacy Smith, executive vice president ng Intel para sa pagmamanupaktura, operasyon, at pagbebenta, ay sinabi na bilang isang resulta, kahit na mas matagal sa pagitan ng mga node, ang karagdagang pag-scale ay nagresulta sa parehong pagpapabuti ng taon-taon-taon na ang dating dalawang taon ibinigay ang kadalisayan sa paglipas ng panahon.

Si Ruth Brain, isang Intel Kaibigan at direktor ng teknolohiyang magkakaugnay at pagsasama, napag-usapan ang umiiral na teknolohiya ng 14nm ng kumpanya, na nagsimula sa pagmamanupaktura noong 2014, at sinabi na magkapareho ito sa density ng mga produktong 10nm na iba pa ay nagsisimula na ipadala ngayong taon.

Ipinaliwanag niya kung paano ipinakilala ang prosesong ito " hyper scaling , "sa bahagi sa pamamagitan ng paggamit ng isang mas mahusay na pamamaraan na multi-patterning upang lumikha ng mga tampok na mas pinong kaysa sa 80nm o kaya mga linya na maaaring lumikha ng kasalukuyang 193nm immersion scanner sa isang solong pass. Sinabi ni Intel na sa pamamagitan ng paggamit ng isang teknolohiyang tinawag na" self-aligned double patterning "(SADP), sa halip na paraan ng Litho-Etch-Litho-Etch na ginagamit ng iba pang mga tagagawa, makakakuha ito ng mas tumpak at pare-pareho na mga resulta na humahantong sa mas mahusay na mga ani at pagganap.

Sa pangkalahatan, sinabi ng Utak ang paggamit ng hyper scaling ang mga resulta sa 1.4 beses na mas maraming mga yunit bawat dolyar kaysa sa tradisyonal na scaling ay magpapahintulot, at na ang mga resulta sa halos katumbas ng matitipid na makukuha ng Intel ay lumipat ang industriya mula 300mm hanggang 450mm silikon na manipis (isang switch na malawak tinalakay, ngunit tila inabandona para sa ngayon).

Ang Kaizad Mistry, isang bise presidente sa korporasyon at co-director ng pag-unlad ng teknolohiya ng logic, ay ipinaliwanag kung paano hyper scaling ginagamit ang mga diskarte sa 10nm, at nagbigay ng higit pang mga detalye sa proseso ng kumpanya ng 10nm, na inilarawan niya bilang "isang buong henerasyon na maaga" ng iba pang mga teknolohiya ng 10nm. Sa pangkalahatan sinabi niya na ang 10nm node ay maghahatid ng alinman sa isang 25 porsyento na pagpapabuti sa pagganap sa parehong lakas o isang halos 50 porsyento na pagbawas sa kapangyarihan sa parehong pagganap kumpara sa 14nm node.

Inilarawan ng Mistry ang proseso ng Intel bilang paggamit ng isang gate pitch na 54nm at isang taas ng cell na 272nm, pati na rin ang isang fin pitch ng 34nm at isang minimum na metal pitch na 36nm. Mahalaga, sinabi niya na nangangahulugan ito na mayroon kang mga palikpik na 25 porsyento ang taas at 25 porsiyento na mas malapit sa spaced kaysa sa 14nm. Sa bahagi, sinabi niya, ito ay nakamit sa pamamagitan ng paggamit ng "self-aligned quad patterning, " ang pagkuha ng isang proseso na binuo ng Intel para sa 14nm multi-patterning at pagpapalawak nito kahit pa, sa pagliko ng mas maliit na mga tampok. (Ngunit nais kong tandaan na ito ay tila nagpapahiwatig na ang pitch pitch ay hindi nasusukat nang mabilis sa mga nakaraang henerasyon.)

Dalawang bago hyper scaling ang mga kaunlaran ay nakatulong din, aniya. Ang una sa mga ito ay "contact over aktibo gate, "na nangangahulugang ang lokasyon kung saan tumatawid ang isang gate a fin upang lumikha ng isang transistor ngayon ay direkta sa tuktok sa halip na sa ibaba lamang. Sinabi niya na nagbigay ito ng isa pang 10 porsyento na area scaling sa itaas ng pitch scaling. Ang pangalawang pamamaraan, na sinabi ni Mistry ay ginamit noon ngunit hindi sa mga transistor ng FinFET, ay tinatawag na "solong dummy gate." Sa henerasyon ng 14nm, sinabi niya, ang mga transistor ng Intel ay may buong "dummy gate" sa gilid ng bawat logic cell; sa 10nm, gayunpaman, sinabi ng Mistry na mayroong kalahati lamang ng isang dummy gate sa bawat gilid. Nagbibigay ito ng isa pang 20 porsyento na benepisyo ng scaling area, aniya.

Sama-sama, sinabi ng Mistry, ang mga pamamaraan na ito ay nagbibigay-daan para sa isang 2.7x na pagpapabuti sa transistor density, at nagbibigay-daan sa kumpanya na makagawa ng higit sa 100 milyong mga transistor bawat square square.

Nilinaw din ng mistry na, tulad ng 14nm, ang pagpapalawak ng haba ng oras sa pagitan ng mga proseso ng node ay naging posible para sa kumpanya na mapahusay ang bawat node nang kaunti bawat taon. Inilarawan ng Mistry sa mga pangkalahatang termino ang mga plano para sa dalawang karagdagang node ng paggawa ng 10nm na may pinahusay na pagganap. (Nalaman kong kawili-wili ito - at isang maliit na pagkabahala-na, bagaman ipinapakita ng mga tsart na ito ang 10nm node na malinaw na nangangailangan ng mas kaunting kapangyarihan kaysa sa mga 14nm node, iminumungkahi nila na ang unang 10nm node ay hindi mag-aalok ng mas maraming pagganap tulad ng pinakabagong 14nm.)

Sinabi niya na ang proseso ng 10nm ++ ay maghahatid ng isang karagdagang 15 porsyento na mas mahusay na pagganap sa parehong lakas o 30 porsiyento na pagbawas ng kuryente sa parehong pagganap kumpara sa orihinal na proseso ng 10nm.

Nang maglaon, si Murthy Renduchintala, pangulo ng kliyente at mga grupo ng arkitektura ng IoT at mga sistema ng arkitektura, ay mas malinaw, at sinabi na ang mga pangunahing produkto ay naglalayong para sa isang mas mahusay kaysa sa 15 porsyento na pagpapabuti ng pagganap bawat taon sa isang "taunang cadence ng produkto."

Bumalik si Bohr upang ilarawan ang isang bagong proseso na tinatawag na 22 FFL, na nangangahulugang pagproseso ng 22nm gamit ang mga low-leakage FinFET. Sinabi niya na ang prosesong ito ay nagbibigay-daan sa isang 100x na pagbawas sa pagtagas ng kuryente kumpara sa maginoo na planar teknolohiya, at magkakaroon mas mataas density kaysa sa anumang iba pang 22nm na proseso, kasama ang posibilidad ng mas mataas na pagganap ng FinFET. Ang nakakainteres dito ay ang isang disenyo ng chip ay maaaring gumamit ng dalawang magkakaibang uri ng mga transistor sa loob ng isang maliit na chip; mataas na pagganap transistor para sa mga bagay tulad ng pagproseso ng application at mga lowak na paglabas ng mga transistor para sa palaging naka-koneksyon na mga circuit.

Maaaring idinisenyo ito upang makipagkumpetensya sa iba pang mga proseso ng 22nm, tulad ng proseso ng Global Foundries '22nm FDX (silikon-on-insulator). Ang ideya ay tila na sa pamamagitan ng pagpunta sa 22nm, maiiwasan mo ang dobleng patterning at karagdagang gastos na kinakailangan ng tighter node, ngunit nakakamit mo pa rin ang mahusay na pagganap.

Pinag-usapan ni Renduchintala kung paano bilang isang pinagsama-samang tagagawa ng aparato (IDM) - isang kumpanya na parehong nagdidisenyo ng mga processors at tagagawa nito - ang kalamangan ng Intel ay isang "pagsasanib sa pagitan ng proseso ng proseso at pag-unlad ng produkto." Ang kumpanya ay maaaring pumili mula sa maraming mga uri ng IP at mga pamamaraan ng proseso, kabilang ang pagpili ng mga transistor na umaangkop sa bawat bahagi ng disenyo nito, aniya.

Ang nahanap ko na pinaka-kagiliw-giliw ay ang kanyang talakayan tungkol sa kung paano lumipat ang disenyo ng processor mula sa isang tradisyonal na pangunahing monolitik sa isang disenyo na "halo at tugma" Ang ideya ng heterogenous cores ay walang bago, ngunit ang ideya ng pagkakaroon ng iba't ibang mga bahagi ng isang processor na binuo sa namatay gamit ang iba't ibang mga proseso na magkasama na magkasama ay maaaring maging isang malaking pagbabago.

Ang pagpapagana nito ay ang naka-embed na tulay na multi-interconnect (EMIB) na sinimulan ng Intel ang pagpapadala sa mga kamakailang mga teknolohiya na Stratix 10 FPGA at tinalakay ang paggamit sa mga produkto ng server sa Xeon sa hinaharap nitong araw ng pamumuhunan.

Inilarawan ni Renduchintala ang isang hinaharap na mundo kung saan ang isang processor ay maaaring magkaroon ng mga CPU at GPU na gawa sa pinakabagong at pinaka siksik na mga proseso, kasama ang mga bagay tulad ng mga sangkap ng IO at mga komunikasyon na hindi nakikinabang sa tumaas na density sa isang mas maaga na proseso, at iba pang mga bagay sa kahit na mas matandang node. Ang lahat ng mga ito ay mamatay ay konektado gamit ang EMIB tulay na ito, na nagbibigay-daan sa mas mabilis na mga koneksyon kaysa sa mga tradisyonal na mga pakete ng multi-chip, ngunit mas mababa kaysa sa gastos kumpara sa paggamit ng isang interposer ng silikon.

Kung nangyari ang lahat ng mga bagay na ito, maaaring magbago ang buong balangkas ng mga bagong processors. Mula sa pagkuha ng isang bagong processor na ganap na ginawa sa isang bagong proseso tuwing ilang taon, maaari tayong magtungo isang mundo na nagsasangkot ng higit na unti-unting pagbabago ng teknolohiya ng proseso sa mga bahagi lamang ng chip. Binubuksan din nito ang posibilidad ng pagdaragdag ng maraming mga bagay sa chip mismo, mula sa pagsasama ng higit pang IO sangkap, sa iba't ibang uri ng memorya. Sa katagalan, maaari itong magpahiwatig ng malaking pagbabago sa kung paano gumagana ang mga chips-at ang mga sistemang pinangangasiwaan nila.

Si Michael J. Miller ay punong opisyal ng impormasyon sa Ziff Brothers Investments, isang pribadong kompanya ng pamumuhunan. Si Miller, na naging editor-in-chief ng PC Magazine mula 1991 hanggang 2005, ang mga may-akda ng blog na ito para sa PCMag.com upang ibahagi ang kanyang mga saloobin sa mga produktong nauugnay sa PC. Walang payo sa pamumuhunan ang inaalok sa blog na ito. Lahat ng tungkulin ay tinatanggihan. Ang Miller ay gumagana nang hiwalay para sa isang pribadong kumpanya ng pamumuhunan na maaaring sa anumang oras mamuhunan sa mga kumpanya na ang mga produkto ay tinalakay sa blog na ito, at walang pagsisiwalat ng mga transaksyon sa seguridad.