Ano ang susunod para sa mga server ng server?

Sa kumperensya ng Hot Chips sa linggong ito, ang pinaka-kagiliw-giliw na mga anunsyo ay tungkol sa mga processors na may mataas na pagtatapos. Ang mga ito ay dinisenyo para sa mga malalaking system na nakabase sa Unix, ngunit ipinakita nila kung gaano karaming lakas ang maihahatid ngayon ng mga high-end na chips. Hindi sila ang mga uri ng mga system na karamihan sa atin ay tumatakbo sa aming mga rack ng corporate server o nakikita mo sa mga malalaking scale center ng data, ngunit sa halip ay ang mga nagpapatakbo ng mga application na kritikal sa misyon sa malalaking negosyo, o marahil sa mataas na mga sitwasyon sa pag-compute ng pagganap.

Bawat taon ang Hot Chip ay ang lugar kung saan nakakakuha ng detalyadong mga pagpapakilala ang mga naturang chips. Noong nakaraang taon nakita namin ang IBM's Power 7+ at zNext, Fujitsu's SPARC64 X, at ang Oracle's SPARC T5, at sa taong ito natutunan namin ang higit pang mga detalye tungkol sa z-series, ang Oracle's SPARC M6, pati na rin ang mga kahalili sa serye ng IBM Power at Fujitsu SPARC X .

Ang pinaka-kaakit-akit sa mga ito ay ang PowerM ng IBM, na magkakaroon ng 12 core, ang bawat isa ay may kakayahang tumakbo hanggang walong mga thread, na may 512KB ng SRAM Level 2 cache bawat core (6MB kabuuang L2) at 96MB ng ibinahaging naka-embed na DRAM bilang isang Antas ng 3 cache. Sa bahagi, kung ano ang gumagawa ng system na hindi pangkaraniwan ay isang bagong chip ng buffer ng memorya na tinatawag na Centaur, na naglalaman ng 16MB ng naka-embed na DRAM sa isang cache ng L4 at isang controller ng memorya. Ang bawat Power8 chip ay maaaring kumonekta sa walong sa mga ito (para sa isang kabuuang 96MB na naka-embed na DRAM L4 off-chip). Tandaan na ang bawat Centaur ay mayroon ding apat na mga high-speed DDR port para sa isang kabuuang memorya ng memorya ng 1TB bawat socket.

Ang Power8 ay magiging isang malaking chip sa 650mm ² chip, na ginawa sa proseso ng 22nm SOI ng IBM. (Sa mismong sarili ay kapansin-pansin, dahil ang IBM ay maaaring ang tanging kumpanya ng pagsasamantala sa prosesong iyon.) Kung ikukumpara sa nakaraang henerasyon ng Power 7+, na ginawa sa isang proseso ng 32nm SOI, ang Power8 ay dapat magkaroon ng higit sa dalawang beses sa memorya ng bandwidth sa 230GBps. Sinabi ng IBM na ang bawat core ay dapat magkaroon ng 1.6 beses na pagganap ng Power7 sa solong may sinulid na aplikasyon at dalawang beses ang pagganap ng SMT (simetriko multi-sinulid).

Ang IBM ay lumipat mula sa isang proprietary interface upang suportahan ang para sa PCIe Gen 3 na may sariling Coherence Attach Processor Interface (CAPI), na nagpapahintulot sa mga accelerator tulad ng FPGAs (ganap na maiprograma na mga tarangkahan ng gate, na ginagamit para sa pagpabilis ng mga tiyak na aplikasyon) na magkaroon ng buong pagkakaugnay ng hardware ng cache. At sinabi nito na lisensyado ang mga cores bilang bahagi ng kamakailan nitong inihayag na Open Power Consortium.

Sinabi ng kumpanya na ang mga tradisyunal na customer para sa Power System ay mga bangko, mga customer sa pananalapi, at malalaking tingi, ngunit pinag-uusapan ang tungkol sa pagtatrabaho upang mapalawak ang mga gamit upang isama ang malaking data at analytics. Hindi pa inihayag ng IBM ang pagkakaroon ng produkto, ngunit sa usapan sinabi na mayroon itong "isang lab na puno ng mga system."

Nagbigay din ang IBM ng higit pang mga detalye sa kanyang zEC12 processor subsystem, na na-preview noong nakaraang taon bilang "zNext." Ang arkitektura ng system, na idinisenyo para magamit sa z-series mainframes, kasama ang hanggang sa anim na central processor (CP) chips, na konektado sa isang system controller (SC), lahat ay pinagsama sa isang multi-chip module upang lumikha ng isang node para sa sistema. (Ang bawat system ay maaaring magkaroon ng maraming mga node.) Ang bawat CP ay may anim na 5.5GHz cores, ang bawat isa ay may sariling L1 at L2 cache, at 48MB ng ibinahaging eDRAM L3 cache para sa isang kabuuang 2.75 bilyong transistor sa isang mamatay na sumusukat sa 598mm ², na ginawa sa 32nm SOI. Ang SC ay may 192Mb ng ibinahaging L4 eDRAM kasama ang mga interface para sa anim na CP, at gumagamit ng 3.3 bilyon na transistor sa isang kamatayan na sumusukat sa 526mm ², ay nagawa din sa 32nm SOI.

Sinabi ng kumpanya na ang chip na ito ay na-optimize para sa lubos na virtualized na mga kapaligiran, malaking mga solong pag-iisa ng imahe at mga pagbabahagi ng data sa buong mga processors. Nabanggit ng IBM na ang mga mainframes ay nananatiling puso ng karamihan sa mga ATM, credit card, at malalaking sistema ng tindahan ng groseri.

Para sa mga Unix system, ang Karaniwang karaniwang nakaharap laban sa Itanium ng Intel, na hindi kinakatawan sa palabas sa taong ito, at laban sa mga disenyo na nakabase sa SPARC mula sa Oracle (batay sa pagkuha ng Sun) at Fujitsu.

Sinilip ng Oracle ang SPARC M6 nito, na gumagamit ng parehong S3 core bilang nakaraang M5, na kung saan ay isang anim na core / 48 na disenyo ng thread na may hanggang 32 na mga socket, ngunit dapat na scale hanggang sa mas malaking disenyo. Ang M6 ay magkakaroon ng 12 cores / 96 na mga thread na may 48MB ng L3 cache, at idinisenyo upang masukat hanggang sa 96 na mga socket, gamit ang isang chip na tinatawag na Bixby, na gumaganap bilang isang tulay na chip upang mas mahusay na pahintulutan ang pagkakaisa ng memorya sa maraming mga socket. (Para sa "glueless" scaling, maaari itong masukat hanggang walong socket nang walang isang espesyal na barko.) Halimbawa, ang isang kasalukuyang sistema ng M5-32 ay may kasamang 32 M5 SPARC processors at 12 Bixby chips. Ang M6, na mayroong 4.27 bilyong transistor, ay gagawa din sa medyo pamantayang proseso ng 28nm CMOS.

Sinabi ni Oracle na ang M6 ay na-tono para sa software ng Oracle, kasama na ang pangunahing software at database stack, pati na rin ang mga memorya ng mga database at application.

Ipinakita ng Fujitsu ang SPARC64X + nito, ang kahalili nito sa SPARC64 X. Muli, ito rin ay hindi mukhang isang malaking pagbabago; tulad ng hinalinhan nito ay mayroong 16 na mga cores na may dalawang mga thread bawat isa, at 24MB ng ibinahaging Level 2 cache, at mayroong halos tatlong bilyong transistor sa isang namamatay na sumusukat tungkol sa 600mm ² . Ngunit nag-aalok ito ng mas mataas na pagganap, hanggang sa 3.5GHz, at mas mataas na pagganap ng rurok, kasama ang Fujitsu na nag-aangkin ng 448 gigaflops at 102GBps ng throughput ng memorya. Ito ay may timbangan hanggang sa 64 na mga socket, gamit ang mga bloke ng gusali ng apat na mga CPU at dalawang mga crossbar chips (na tinatawag itong XBs). Ang bawat socket ay maaaring suportahan hanggang sa 1TB ng DRAM. Isang malaking pagbabago ay ang mga magkakaugnay sa mga chips ay mas mabilis na ngayon.

Tinawag din ni Fujitsu kung ano ang inilarawan nito bilang "software sa chip" na mga engine na idinisenyo upang mapabilis ang mga tukoy na aplikasyon kabilang ang pag-encrypt, desimal number ng mga aklatan at pagproseso ng database.

Parehong nag-uusap sina Fujitsu at Sun tungkol sa mga taong karanasan nila sa pagdidisenyo ng mga SPARC chips at nangako ng karagdagang mga pagpapabuti na darating.

Ang lahat ng mga processors ay naglalayong medyo maliit na hiwa ng server ng server. Ngunit isipin ang tungkol sa pinagbabatayan na teknolohiya: suporta para sa 64 o 96 na mga socket, na may isang terabyte ng memorya bawat socket, na may mga bagay tulad ng naka-embed na DRAM, mas mabilis na magkakaugnay, at mas mahusay na pagkakaugnay. Lahat ito ay medyo kamangha-manghang at hindi kapani-paniwalang malakas.